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Functional Block Diagram
ISL5239 Pre-Distortion Linearizer
IIN<17:0>
QIN<17:0>
OFFSET
BINARY
BYPASS
BYPASS
BYPASS
BYPASS
BYPASS
BYPASS
/ /
Q
2
3
CLKOUT
ISTRB
DE-MUX
INPUT TYPE
(PAR/SERIAL)
/
18
HALF
BAND
FILTER
1
/
20
HALF HALF
BAND BAND I
FILTER FILTER
/
20
IFIP I,Q I
CM TEST
Q
/
IF
CONV.
CORRECTION GAIN / OUTPUT
FILTER PHASE DATA
REAL 1X OFFSET FORMATTER
REAL 2X ADJUST. 8-18 BIT-WIDTH
COMPLEX
HM, KM, LM, GM, DC OFFSETS
IOUT<17:0>
QOUT<17:0>
OUTPUT WORD WIDTH SEL.
TEST
FUNC. SEL.
OFFSET
SCALE
LUT
ADDRESS
CALCULATION
BYPASS
MODE
OUTPUT VALUE TYPE
COEF. DATA
REAL PIPELINE SEL.
COEF. ADDR.
PD MAG.
ADDR
LUT DATA I
LUT DATA Q
DATA
MEMORY 3
CHANNEL EFFECT
COMPENSATION
SERIAL INPUT EN.
COEF. B SELECT
TMS
TDI
TCK
TRST
TDO
JTAG
LUT DELTA DATA I
LUT DELTA DATA Q
ACTIVE LUT
LUT ADDR
LUT ADDR AUTO INCR.
LUT
TRIGIN
PD MAG.
MAX
MIN
THRESHOLD
COMPARE
PWR INTGR PER.
PWR LOW
PWR HIGH
POWER
INTEGRATOR
COEF. A COEF. B
SERIAL TO PAR.
TRIG
IFIP I,Q
PD I,Q
uP
TRIG SEL
INPUT DELAY
COUNT
SER. OUTPUT EN.
PAR. TO SERIAL
SERIN
SERCLK
SERSYNC
SEROUT
EXTERNAL
MEMORY
EFFECTS
FPGA
PD MAG.
FB DELAY COUNT
INPUT
SEL
uP
INPUT
STATE
FB
STATE
uP FORMAT
FBCLK
FB<19:0>
DATA
ADDR
ADDR
DATA
TRIGOUT
INPUT
CAPTURE
MEMORY 2K
FEEDBACK
CAPTURE
MEMORY 1K
CM TEST I,Q
MEMORY SELECT
CLK
A<5:0>
P<15:0>
CS
WR
RD
BUSY
RESET
uP INTERFACE
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